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Neun DDR2-Speicherkits für Intels Core2 Extreme - 1/20 Mit dem Wechsel zum Sockel LGA775 und der PCI-Express Architektur stiegt Intel Mitte 2004 auch auf DDR2-Speicher um. Leistungsgewinne blieben bei den damaligen DDR2-400 und DDR2-533 Modulen allerdings aus: Der neue Speicher konnte mit Müh und Not den Durchsatz von DDR1-400 erreichen, kostete aber deutlich mehr. Das hat sich in den letzten Monaten geändert und spätestens seit AMD ebenfalls auf den DDR2-Zug aufgesprungen ist, kommt man um einen Wechsel kaum noch herum. Derzeit kostet ein 1 GByte Modul DDR1-400 soviel wie ein DDR2-533 oder DDR2-667 Speicherriegel mit der gleichen Kapazität. Für DDR2-800 muss man ca. 20 Prozent mehr auf den Tisch legen, Overclockerspeicher mit mehr als 500 MHz Taktrate (DDR2-1066/DDR2-1200) kostet sogar mehr als doppelt soviel. Wir wollen uns heute neun DDR2-Speicherkits von DDR2-533 bis DDR2-1066 mit 1 oder 2 GByte in Verbindung mit Intels schnellsten Dual-Core Prozessor, dem Core2 Extreme X6800, ansehen.
Mehr Takt = Mehr Leistung?
Da wir hier von theoretischen Bandbreiten sprechen, die aufgrund verschiedener Faktoren nie vollständig ausgenutzt werden können, ist ein gewisses Overhead an Speicherbandbreite durchaus sinnvoll. Dennoch hatte Intel seinem 925XE Chipsatz, der bereits FSB1066 Prozessoren der Pentium 4 Extreme Edition Baureihe unterstützte, lediglich Dual-Channel DDR2-533 zugestanden. Beim 955X Chipsatz kam mit Dual-Channel DDR2-667 ein Overhead von gut 2 GByte/s hinzu, welcher mit dem 975X und Dual-Channel DDR2-800 nun auf 4,17 GByte/s angewachsen ist. Wir gehen daher davon aus, dass die Leistungsunterschiede im Dual-Channel Betrieb nicht gewaltig ins Gewicht fallen werden. Allerdings werden wir in unseren Messungen auch die Performance von DDR2-533, DDR2-667 und DDR2-800 im Single-Channel Betrieb dokumentieren.
Wie funktioniert ein Speicherzugriff? Der Speichercontroller versucht, die Spalten immer sequentiell zu schreiben, d.h. die Daten werden - wenn möglich - hintereinander in eine Spalte des Arrays geschrieben. Erst wenn diese voll ist, wechselt er auf die nächste Reihe. Aus diesem Grund sind die CAS-Timings (Column Address Strobe) auch wichtiger für die Performance als die RAS-Timings (Row Address Strobe): Sie treten häufiger auf. Mit wachsender Speichergröße wurde es unumgänglich, mehrere solcher Tabellen (Arrays) anzulegen und diese letztendlich in Array-Gruppen, den Bänken (Banks), zu organisieren. Diese Bänke beziehen sich auf die interne Architektur der einzelnen Speicherchips und haben nichts mit ein- oder doppelseitigen Speicherriegeln (2 Ranks) zu tun! Sie haben aber sehr wohl mit der BIOS-Einstellung "Bank Interleave" zu tun.
Eine zweite Verwendung des Begriffes "Bank" finden wir bei den Speicherriegeln bzw. den DIMM-Slots. Hier wird der Begriff "Bank" oft verwendet, um eine einseitige oder doppelseitige Belegung zu definieren. Richtiger wäre es allerdings, von ein oder zwei "Ranks" zu sprechen. Zumeist kann man die Zahl der Ranks des Speichermodules an der Anzahl der bestückten Seiten festmachen. Gibt es nur auf einer Seite der Platine Speicherchips, so handelt es sich bei unbuffered DRAM immer um einen Speicherriegel mit einem einzelnen Rank. Finden sich Speicherchips auf beiden Seiten der Platine, so wird es sich bei unbuffered DRAM in der Regel um ein Modul mit zwei Ranks handeln. Es gibt darüber hinaus aber auch doppelseitig bestückte Riegel mit nur einem Rank sowie - ausschließlich im Serverbereich - doppelseitig bestückte Speichermodule mit vier Ranks. Ein Rank definiert sich bei DRAM letztendlich dadurch, daß er genau 64 Daten-Bits breit ist.
Wird nun ein bestimmtes Bit verlangt, so sendet der Speichercontroller die Adresse der Reihe und kennzeichnet die Anfrage zudem als "Row", danach sendet er die Adresse für die Spalte, welche nun als "Column" deklariert wird. Doch es wird nicht nur ein einzelnes Bit gelesen, da dies einen sehr langsamen Speicherzugriff zu Folge hätte, sondern - zumindest bei heutigen unbuffered DDR SDRAM Modulen - gleich 64 Bit auf einen Schlag. Die meisten Speicherriegel verwenden 8 oder 16 Speicherchips, würden wir zugleich aus allen Chips lesen, bekämen wir nur 8 bis 16 Bit auf unsere Anfrage - zu wenig. Um auf 64 Bit zu kommen, wird die gewünschte Adresse aus allen Arrays aller geöffneten Bänke aller Speicherchips gelesen. Es sind nämlich nicht immer alle Bänke offen, genauer gesagt ist immer nur eine einzige Bank pro Chip geöffnet. Dies vermindert die im Betrieb entstehende Abwärme und senkt den Stromverbrauch, zudem wird eine bessere Signalqualität erreicht. Und es bedeutet, dass mehr Chips auch mehr Open Pages und damit einen höhren Speicherdurchsatz bringen können, sofern der Speichercontroller dies erlaubt.
1. Der Core 2 Duo und der Speicher |
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